Blog:Boldenkov/19.02.2016 Моделирование verilog - История изменений

Boldenkov: /* Более сложный пример с автоматизацией процессов */

2016-11-04T07:53:01Z

‎Более сложный пример с автоматизацией процессов

2016-11-04T07:41:08Z

‎Более сложный пример с автоматизацией процессов

2016-11-04T07:40:24Z

‎Более сложный пример с автоматизацией процессов

2016-11-04T07:38:04Z

‎Более сложный пример с автоматизацией процессов

2016-11-04T07:32:18Z

‎Более сложный пример с автоматизацией процессов

2016-11-04T07:31:18Z

‎Более сложный пример с автоматизацией процессов

2016-11-04T07:30:54Z

‎Более сложный пример с автоматизацией процессов

2016-11-04T07:28:06Z

‎А теперь всё то же самое - автоматически

2016-11-04T05:52:40Z

‎В окне Wave смотрим результаты

2016-03-16T09:45:08Z

‎Компилируем файл verilog.

@@ Строка 200: / Строка 200: @@
 SRC=test.v my_adder.v
-.PHONY: compile
+.PHONY: all show batch compile clean
 all: show

@@ Строка 264: / Строка 264: @@
   |hidden = 1
 }}
 Ссылка на архив с файлами: [[:File:20161104_verilog_test.tar.bz2]]

@@ Строка 264: / Строка 264: @@
   |hidden = 1
 }}
 [[Category:FPGA]]

@@ Строка 194: / Строка 194: @@
 }}
-Автоматизация процессов будет осуществляться
+Автоматизация процессов будет осуществляться с помощью make.
 [[Category:FPGA]]

@@ Строка 176: / Строка 176: @@
   |content = <source lang="verilog">
 `define SUM_LENGTH 11
 </source>
   |hidden = 1

@@ Строка 120: / Строка 120: @@
 }}
 * тесбенч test.v:
-{{Hider|title = my_adder.v:
+{{Hider|title = test.v:
   |content = <source lang="verilog">
 `timescale 1ns/1ns
@@ Строка 173: / Строка 173: @@
 }}
 * Файл параметров inc/params.v:
-{{Hider|title = my_adder.v:
+{{Hider|title = inc/params.v:
   |content = <source lang="verilog">
 `define SUM_LENGTH 11

@@ Строка 86: / Строка 86: @@
 Итак, исходники:
-* тестируемый модуль test.v:
+* тестируемый модуль my_adder.v:
-{{Hider|title = test.v:
+{{Hider|title = my_adder.v:
   |content = <source lang="verilog">
 `include "params.v"
@@ Строка 119: / Строка 119: @@
   |hidden = 1
 }}
 Автоматизация процессов будет осуществляться

@@ Строка 77: / Строка 77: @@
 В результате выдаются временные диаграммы.
 Можно в коде тестбенча сделать запись результатов в файл, дать в конце скрипта команду exit, тогда временные диаграммы можно будет не смотреть.
 [[Category:FPGA]]

← Предыдущая		Версия 05:52, 4 ноября 2016
Строка 56:		Строка 56:

	[[File:20160219_questa_wave_1.png\|400px]]		[[File:20160219_questa_wave_1.png\|400px]]
		+
		+	== А теперь всё то же самое - автоматически ==
		+
		+	Каждый раз делать всё это надоедает. Поэтому можно сделать всё из командного файла. Создаём файл "do.tcl"
		+	<source lang="tcl">
		+	# vlib tb
		+	vlog -reportprogress 300 -work tb /tmp/Verilog/test.v
		+	vsim -novopt tb.tb
		+	add wave -position instertpoint \
		+	sim:/tb/clk \
		+	sim:/tb/cnt
		+	run 100ns
		+	</source>
		+
		+	Запускаем vsim командой:
		+	<source lang="bash">
		+	vsim -do do.tcl
		+	</source>
		+
		+	В результате выдаются временные диаграммы.
		+	Можно в коде тестбенча сделать запись результатов в файл, дать в конце скрипта команду exit, тогда временные диаграммы можно будет не смотреть.

	[[Category:FPGA]]		[[Category:FPGA]]

@@ Строка 33: / Строка 33: @@
 == Компилируем файл verilog. ==
-[[File:20160219_questa_compile.png]] [[File:20160219_questa_compile_2.png]] [[File:20160219_questa_compile_3.png]]
+[[File:20160219_questa_compile.png]] [[File:20160219_questa_compile_2.png]]
 == Запускаем симуляцию - без оптимизации! (Simulate without optimization) ==